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8月

26

SystemVerilogによるテストベンチ実践会(2017夏)

FPGAユーザのためのSystemVerilog実践会

主催 : Vengineer

募集内容

SystemVerilog初めての人枠

1000円(会場払い)

先着順(抽選終了)
7/10

Zynq VIPを使いたい人枠

1000円(会場払い)

先着順(抽選終了)
8/10

イベントの説明

SystemVerilogによるテストベンチ実践会です。

CQ出版のSysytemVerilog設計スタートアップをベースに活動します。

アマゾンで売り切れの時は、CQ出版で購入できます。

Vivado ISimのSystemVerilog DPI-Cについては、 UG900のDirect Programming Interface (DPI) in Vivado Simulatorを読んでおいてください。 Cプログラムのコンパイルは、Vivado内蔵のxscコンパイラを使います。

筑波大の武内先生のDPI-Cまとめ、ModelSimの場合

参加者が準備するもの

  • 受付票 (このページの右側の「受付票の発行」から参照できます)
  • 会場利用料金、参加者各自(1000円)
  • SystemVerilog設計スタートアップ (任意)
  • PC (Xilinx Vivado XSIM or Intel ModelSim FPGA Editonをインストールし、動作確認しておいてください)
  • Wifiは利用できます
  • 勉強会後、懇親会を行います (予算は2000円 + 1000円)、申込の時に、懇親会参加にチェックしてください。

活動は、チームにて行います。

受付時(5F)に、会場のスタッフに会場利用料金として1000円支払いをしてください。

懇親会参加者は懇親会費として+2000円です。(飲み物:ビール類、ジュース、お茶、食べ物:ピザ、スナック菓子)

  • 10:00 〜 10:20 : 受付 (10時までは、会場に入れません。 一階のエレベータホールで10時までお待ちください。)
  • 10:20 〜 10:40 : はじめに、@Vengineer (チーム分け)
  • 10:40 〜 11:00 : Zynq VIP利用したテストベンチ、@Vengineer
  • 11:00 〜 17:00 : チーム活動 (チーム活動中に、活動報告資料も作成していただきます) 昼食時間は特に設けませんので、各自取ってください
  • 17:00 〜 17:40 : 各チームの活動報告 (各チームの10分間のLT)、最大4チームを想定しています。
  • 17:40 〜 18:00 : 終わりに、@Vengineer
  • 18:00 〜 20:00 : 懇親会

SystemVerilog初めて人 (1チーム5名 x 2チーム)

次の内容で活動をします (主催者@Vengineerがちょっとだけサポートします) 活動の最初に、テストベンチとテストプログラムについて簡単に説明します。

  • テストベンチとは
  • タスクによるテストプログラム
  • BFMによるテストプログラム

Zynq VIPを使いたい人 (1チーム5名 x 2チーム)

Xilinx(XSIM)限定、Vivado 2017.1以降

  • ZYNQ-7000 VIPを利用したテストベンチ
  • (ZYNQ-MPSOC VIPは、2017.3にてサポートするようです)

Zynq VIPを使うことで、シミュレーション時にC言語にてテストプログラムが書けるようになりました。

ただし、Vivado 2017.2のxsimではできないことが判明しました。(2017.7.16、追記) DPI-Cのexport taskがどうやらまだサポートされていないようです。 ModelSim ではできるのですがね。。。。

以下は、参考情報としてください。 2009年12月にCQ出版社の半導体ネットにアップした 無償ツールで実践する「ハード・ソフト協調検証」をベースに活動します。 AlteraのAVALONベースですが、AXIでも基本的には同じです。

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フィード

ひでみ

ひでみさんが資料をアップしました。

2017/08/30 02:29

Vengineer

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2017/08/29 06:36

Vengineer

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2017/08/28 06:07

Vengineer

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2017/08/28 05:42

Vengineer

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2017/08/28 05:41

Vengineer

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2017/08/28 05:40

Vengineer

Vengineer さんが SystemVerilogによるテストベンチ実践会(2017夏) を公開しました。

2017/07/12 22:01

SystemVerilogによるテストベンチ実践会(2017夏) を公開しました!

終了

2017/08/26(土)

10:20
18:00

開催日時が重複しているイベントに申し込んでいる場合、このイベントには申し込むことができません

募集期間
2017/07/13(木) 18:00 〜
2017/08/19(土) 00:00

会場

コワーキングスペース茅場町 Co-Edo

東京都中央区新川1-3-4 PAビル5F

コワーキングスペース茅場町 Co-Edo

管理者

参加者(15人)

shibatchii

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SystemVerilogによるテストベンチ実践会(2017夏) に参加を申し込みました!

ykazu1998

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SystemVerilogによるテストベンチ実践会(2017夏)に参加を申し込みました!

m5151119

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SystemVerilogによるテストベンチ実践会(2017夏)に参加を申し込みました!

genkiueda

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SystemVerilogによるテストベンチ実践会(2017夏) に参加を申し込みました!

osawat

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SystemVerilogによるテストベンチ実践会(2017夏)に参加を申し込みました!

kento

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SystemVerilogによるテストベンチ実践会(2017夏) に参加を申し込みました!

tomii_k

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I joined SystemVerilogによるテストベンチ実践会(2017夏)!

marsee101

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SystemVerilogによるテストベンチ実践会(2017夏) に参加を申し込みました!

Kenta IDA

Kenta IDA

SystemVerilogによるテストベンチ実践会(2017夏) に参加を申し込みました!

ひでみ

ひでみ

SystemVerilogによるテストベンチ実践会(2017夏)に参加を申し込みました!

参加者一覧(15人)

キャンセルした人(5人)